- QoR: Quality of result
- TTR: Time to result
1.流程
- Synthesis = Translation + Logic Optimization + Gate Mapping
- 第一步：读取RTL文件
read_verilog
- 第二步：约束
source constraintfile
- 第三步：综合
compile_ultra
- 第四步：查看报告
report_*
- 第五步：保存网表
write_file write_icc2_files
2. WLM mode vs TOPO mode
- WLM 基于fanout，不考虑实际的拓扑结构(可参考dc概论)
- TOPO会考虑粗糙的布局，就可以发现考虑布局产生的影响，需要physical library(Milkyway)和technology data
3.DC综合的流程
- 两步综合
- 第一步：当没有floorplan信息的时候，可以使用默认值，也可以个给一些已知的约束，获得第一步综合的结果，这个结果可以给floorplan带来帮助
- 第二步：当获得了actual floorplan的结果之后，可以给出这个结果来进行更好的综合